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CXL联盟发布了 CXL 4.0规范，基于PCIe 7.0构建，数据速率达128GT/s，吞吐量是上代 CXL 3.0的2倍。此外，CXL 4.0还在系统架构和拓扑方面提供了更高的灵活性，其支持原生 ×2 宽度、支持最多 4 个重定时器 (Retimer)、允许多个上游端口聚合捆绑为一个逻辑实体；此外其拥有更强的内存可靠性和可维护性，能满足下一代数据密集型应用的需求。
CXL 4.0规范的发布，标志着高速互连技术的又一次进步。
带宽与连接性提升
CXL 4.0提供了下一代工作负载所需的性能，将数据传输速率翻倍至 128 GT/s。这一提升是通过将Nyquist frequency翻倍实现，同时保留了 CXL 3.0 中的 PAM4 信号调制、基于帧片（Flit）的结构（含前向纠错 FEC 和循环冗余校验 CRC），确保了技术连续性，同时以高可靠性提供高能效比性能。
CXL 4.0引入了原生 x2 通道宽度的概念，以支持平台中更高的扇出能力，并支持最多 4 个重定时器，相较于 CXL 3.0进一步延长了通道传输距离。这些特性增强了扩展拓扑中的信号完整性。还支持多个上游端口的逻辑聚合，在多主机环境中降低了延迟并提升了吞吐量。这些能力对于复杂异构系统的性能扩展至关重要。
Bundled Ports
4.0规范引入了Bundled Ports这一架构增强特性，将多个物理 CXL 设备端口聚合为单个逻辑实体。这种方法允许设备连接至一个或多个主机根端口（RP）或交换机上游端口，同时仍保持与现有软件模型的向后兼容。通过聚合链路，Bundled Ports在不改变枚举模型的情况下，显著提升了带宽和连接能力。
重要的是，Bundled技术使得内部设计能够通过简单翻倍堆栈数量来实现带宽翻倍，而无需加宽数据路径或提升内部频率。每个捆绑组至少包含一个全功能端口，并可以包含额外专为数据传输优化的精简端口，支持性能的灵活扩展。
根端口是主机的 PCIe/CXL 端口，作为层级结构的核心锚点，在 CXL 4.0中可参与捆绑端口连接。单一逻辑设备（SLD）指每个端口仅暴露一个逻辑设备的 CXL 设备，如同标准端点般绑定，无需 LD-ID 多路复用。当 SLD 实现捆绑端口（SLD-B）时，多个设备端口被聚合为一个逻辑端口，使系统仅识别单个设备，同时带宽通过捆绑链路实现扩展。
这种方法不仅能够保持软件简化性，而且为下一代 CXL 部署提供了高性能多链路连接。捆绑端口可优化支持 256B 帧片模式，消除了传统 68B 帧片模式的开销，降低了硬件复杂度和成本。其主要目的是扩展数据路径并最大化吞吐量，适用于以效率和扩展性为关键的部署场景。为满足向后兼容要求，每个捆绑组中至少需包含一个支持 68B 帧片的端口。
内存维护增强
CXL 4.0通过一系列提升系统弹性和运行时间的特性，增强了内存的可靠性和可维护性。
具体实现包括：引入先进的可纠正易失性内存错误报告机制，在patrol scrub周期中实现更精细的错误检测和事件生成；支持主机在设备启动阶段发起PPR操作，允许在运行客户工作负载前完成主动维护；此外，内存冗余配置操作现在可在启动阶段执行或推迟至下一周期，使管理员能够在不影响系统可用性的前提下维持性能。
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